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<title>Verilog</title>
<link>http://www.fpgastudy.com/a/course/v/</link>
<description>FPGA教程 / Verilog</description>
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    <title><![CDATA[3.1 Verilog HDL中的标识符]]></title>
    <link>http://www.fpgastudy.com/a/course/v/576.html</link>
    <description><![CDATA[Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的]]></description>
    <pubDate>2010-02-24</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[2.8 Verilog-设计模拟]]></title>
    <link>http://www.fpgastudy.com/a/course/v/575.html</link>
    <description><![CDATA[Verilog HDL不仅提供描述设计的能力，而且提供对激励、控制、存储响应和设计验证的建模能力。激励和控制可用初始化语句产生。验证运行过程中的响应可以作为变化时保存或作为选通]]></description>
    <pubDate>2010-02-24</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[2.7 Verilog-混合设计描述方式]]></title>
    <link>http://www.fpgastudy.com/a/course/v/574.html</link>
    <description><![CDATA[在模块中，结构的和行为的结构可以自由混合。也就是说，模块描述中可以包含实例化的门、模块实例化语句、连续赋值语句以及always语句和initial语句的混合。它们之间可以相互包含。]]></description>
    <pubDate>2010-02-24</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[2.6 Verilog的结构化描述形式]]></title>
    <link>http://www.fpgastudy.com/a/course/v/573.html</link>
    <description><![CDATA[在VerilogHDL中可使用如下方式描述结构: 1)内置门原语(在门级)； 2)开关级原语(在晶体管级)； 3)用户定义的原语(在门级)； 4)模块实例(创建层次结构)。 在这一实例中，模块包含门的实例]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[2.5 Verilog-always语句]]></title>
    <link>http://www.fpgastudy.com/a/course/v/572.html</link>
    <description><![CDATA[always语句总是循环执行,或者说此语句重复执行。 只有寄存器类型数据能够在这种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的初始化语句和always语句在0时刻并]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[2.4 Verilog-initial语句]]></title>
    <link>http://www.fpgastudy.com/a/course/v/571.html</link>
    <description><![CDATA[initial语句：在仿真中只执行一次，用于初始化变量，描述一次性行为，在仿真时刻0开始执行。 下面是initial语句的示例： `timescale1ns/1ns moduleTest(Pop,Pid); outputPop,Pid; regPop,Pid; initial begin]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[2.3 Verilog-assign语句]]></title>
    <link>http://www.fpgastudy.com/a/course/v/570.html</link>
    <description><![CDATA[本节讲述连续赋值语句。在连续赋值语句中，某个值被指派给线网变量。连续赋值语句的语法为: assign[delay] LHS _ net=RHS_expression; 右边表达式使用的操作数无论何时发生变化,右边表达式都]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[2.2 Verilog-时延]]></title>
    <link>http://www.fpgastudy.com/a/course/v/569.html</link>
    <description><![CDATA[Verilog HDL模型中的所有时延都根据时间单位定义。下面是带时延的连续赋值语句实例。 assign #2 Sum = A ^ B; # 2指2个时间单位。 使用编译指令将时间单位与物理时间相关联。这样的编译器指]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[2.1 Verilog-模块]]></title>
    <link>http://www.fpgastudy.com/a/course/v/559.html</link>
    <description><![CDATA[模块是 Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据]]></description>
    <pubDate>2010-02-06</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>芯合科技</comments>
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    <title><![CDATA[1.3 Verilog的主要描述能力]]></title>
    <link>http://www.fpgastudy.com/a/course/v/558.html</link>
    <description><![CDATA[Verilog 是最佳的寄存器传输级设计语言和门级描述语言，这是Verilog成功的根本。]]></description>
    <pubDate>2010-02-06</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[1.2 Verilog的历史]]></title>
    <link>http://www.fpgastudy.com/a/course/v/482.html</link>
    <description><![CDATA[Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个]]></description>
    <pubDate>2010-02-01</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>芯合FPGA学习网</comments>
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    <title><![CDATA[1.1 什么是Verilog HDL?]]></title>
    <link>http://www.fpgastudy.com/a/course/v/481.html</link>
    <description><![CDATA[Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及]]></description>
    <pubDate>2010-02-01</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>芯合FPGA学习网</comments>
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    <title><![CDATA[Verilog在线教程目录]]></title>
    <link>http://www.fpgastudy.com/a/course/v/480.html</link>
    <description><![CDATA[1.1 什么是Verilog HDL? 1.2 Verilog的历史 1.3 Verilog的主要描述能力 2.1 Verilog-模块 2.2 Verilog-时延 2.3 Verilog-assign语句 2.4 Verilog-initial语句 2.5 Verilog-always语句 2.6 Verilog的结构化描述形式 2.7 Verilo]]></description>
    <pubDate>2010-02-01</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>芯合FPGA学习网</comments>
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