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<title>FPGA知识</title>
<link>http://www.fpgastudy.com/a/zs/</link>
<description>FPGA知识</description>
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<generator><![CDATA[Copyright &amp;copy; 2002-2009 DEDECMS. 织梦科技 版权所有]]></generator>
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    <title><![CDATA[什么是FPGA？]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/555.html</link>
    <description><![CDATA[FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[什么是PLL？]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/554.html</link>
    <description><![CDATA[锁相环电路（ PLL, Phase lock loop）是一个环路控制系统，由基准频率(fref)和输出频率（fout）的相位差产生压控振荡器的控制信号，从而调整输出频率和相位，直到输出频率和相位达到预期]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>芯合科技</comments>
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    <title><![CDATA[FPGA时钟生成]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/553.html</link>
    <description><![CDATA[FPGA 都有内置专门的时钟控制部件用与产生应用所需要的时钟， Altera 的 FPGA 中有 PLL ， Xilinx 有 DLL 。专门的时钟控制部件一般包括时钟乘法器和除法器、锁相器、可编程占空比、外部时]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>芯合科技</comments>
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    <title><![CDATA[什么是VCCINT？]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/552.html</link>
    <description><![CDATA[施加于 FPGA 内核逻辑的电压，典型的电压为1.2 V、1.5 V、1.8 V、2.5 V和3V,电流可达12A。 VCCINT 是相对于 VCCIO 来说的。FPGA的IO单元所需电压为 VCCIO ，取决于所使用的IO标准，比如LVCMOS所需I]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>芯合科技</comments>
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    <title><![CDATA[同步电子系统与异步电子系统的基本概念]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/551.html</link>
    <description><![CDATA[同步系统简单说就是一个系统中（或系统中的一部分）都采用同一个时钟触发，系统中的(D)触发器全部都连接到一个时钟。 异步系统并不是不同的触发器时钟端连接到不同的时钟信号的]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>芯合科技</comments>
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    <title><![CDATA[设计中有多个时钟域时如何处理？]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/550.html</link>
    <description><![CDATA[跨时钟域的基本设计方法是： (1)对于单个信号，使用双D触发器在不同时钟域间同步。来源于时钟域1的信号对于时钟域2来说是一个异步信号。异步信号进入时钟域2后，首先进入一个触]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[异步FIFO的设计关键]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/549.html</link>
    <description><![CDATA[异步 FIFO 是一个经典的跨时钟域设计，体现了很多跨时钟域设计方法。 其中最重要的有两点。一是单个信号跨时钟域，由于两个时钟不同，跨时钟信号不能满足新的时钟的建立和保持时]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>芯合科技</comments>
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    <title><![CDATA[什么是亚稳态？]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/548.html</link>
    <description><![CDATA[亚稳态（Metastability）是跨时钟设计中最基础的一个问题(宏观的问题是 异步FIFO )，也是初学者必然遇到并且必须学会的一个问题。 什么是亚稳态？一般的教科书上好像都没有仔细讲。数]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>芯合科技</comments>
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    <title><![CDATA[什么是可重构计算悖论？]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/547.html</link>
    <description><![CDATA[可重构计算系统是一种数据驱动的计算范式系统，区别于冯诺依曼的数据驱动的计算范式系统。 可重构计算的数据驱动的计算范式被Hartenstein称作对抗机范式。看似运行速度慢得多的可]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[什么是可重构计算？]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/546.html</link>
    <description><![CDATA[可重构计算(Reconfigurable Computing，RC)，FPGA的可重构运算分为动态系统重构和静态系统重构。FPGA（现场可编程门阵列）动态重构技术，是指基于SRAM编程和专门结构的FPGA，在一定条件下，]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[FPGA设计人员的进阶路线(Xilinx)]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/544.html</link>
    <description><![CDATA[从技术层面来讲，可编程逻辑领域是目前和未来半导体行业最活跃的领域之一，不再是单一地用于IC设计的原型验证，更多地用于提供集成的系统级解决方案。现代的FPGA不再仅仅是可编]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>芯合科技</comments>
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    <title><![CDATA[FPGA设计者的必备基本功]]></title>
    <link>http://www.fpgastudy.com/a/zs/2010/0204/543.html</link>
    <description><![CDATA[FPGA设计者的必备基本功：仿真、综合、时序分析、调试、验证。]]></description>
    <pubDate>2010-02-04</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>芯合科技</comments>
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    <title><![CDATA[SystemC中的信息和差错报告机制]]></title>
    <link>http://www.fpgastudy.com/a/zs/2009/1227/29.html</link>
    <description><![CDATA[在 SystemC 仿真中，常常需要打印和报告仿真进度信息，发生错误时打印错误原因并停止仿真。 SystemC 中定义了5个默认宏用于打印和报告事件信息以及事件的严重程度，它们是： SC_REPO]]></description>
    <pubDate>2009-12-27</pubDate>
    <category>FPGA知识</category>
    <author>芯合</author>
    <comments>FPGA学习网</comments>
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    <title><![CDATA[#include &amp;quot;systemc&amp;quot;与#include &amp;quot;systemc.h&amp;quot]]></title>
    <link>http://www.fpgastudy.com/a/zs/2009/1226/28.html</link>
    <description><![CDATA[为了顺利进行编译和链接，任何 SystemC 设计都必须包括合适的 SystemC 库定义的头文件。SystemC 库包括2个最基本和重要的名字空间，一是sc_core，另外一个是sc_dt。sc_core是 SystemC 基本的内核]]></description>
    <pubDate>2009-12-26</pubDate>
    <category>FPGA知识</category>
    <author>芯合</author>
    <comments>FPGA学习网</comments>
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    <title><![CDATA[如何消除信号毛刺？]]></title>
    <link>http://www.fpgastudy.com/a/zs/2009/1226/27.html</link>
    <description><![CDATA[在组合逻辑电路中，信号要经过一系列的门电路和信号变换。由于延迟的作用使得当输入信号发生变化时，其输出信号不能同步地跟随输入信号变化，而是经过一段过渡时间后才能达到]]></description>
    <pubDate>2009-12-26</pubDate>
    <category>FPGA知识</category>
    <author>芯合</author>
    <comments>FPGA学习网</comments>
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    <title><![CDATA[FPGA的开发流程?]]></title>
    <link>http://www.fpgastudy.com/a/zs/2009/1218/21.html</link>
    <description><![CDATA[FPGA 的设计开发流程主要包括以下步骤：设计输入（ Design Entry ）、仿真验证（ Verification ）、综合（ Synthesis ）及布局布线（ Place Route）和比特流生成。 在简单的 FPGA 设计中，设计输入]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>FPGA知识</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[什么是集成电路综合?]]></title>
    <link>http://www.fpgastudy.com/a/zs/2009/1218/20.html</link>
    <description><![CDATA[什么是集成电路综合技术？ 什么是综合？ 什么是synthesis? 集成电路综合技术是设计自动化技术中的关键技术之一。它研究处理如何从对电路的高级语言描述编译生成出细节更加丰富的低]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>FPGA知识</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[Verilog 编码原则]]></title>
    <link>http://www.fpgastudy.com/a/zs/2009/1218/19.html</link>
    <description><![CDATA[Verilog 编码原则 规则 #1: 建立时序逻辑模型时，采用非阻塞赋值语句。 规则 #2: 建立latch模型时，采用非阻塞赋值语句。 规则 #3: 在always块中建立组合逻辑模型时，采用阻塞赋值语句。]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>FPGA知识</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[什么是Verilog HDL?]]></title>
    <link>http://www.fpgastudy.com/a/zs/2009/1217/4.html</link>
    <description><![CDATA[Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字]]></description>
    <pubDate>2009-12-17</pubDate>
    <category>FPGA知识</category>
    <author>admin</author>
    <comments>未知</comments>
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