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<title>Verilog-2001</title>
<link>http://www.fpgastudy.com/a/course/v2001/</link>
<description>FPGA教程 / Verilog-2001</description>
<language>zh-cn</language>
<generator><![CDATA[Copyright &amp;copy; 2002-2009 DEDECMS. 织梦科技 版权所有]]></generator>
<webmaster>zjl_8574@126.com</webmaster>
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    <title><![CDATA[16.Verilog-2001的其他特性]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/23.html</link>
    <description><![CDATA[除上面讲的内容外，Verilog-2001还增加了其他一些有用特性如类似VHDL的Configuration功能、增强的SDF（Standard Delay File）支持、扩展的VCD文件、PLI增强等，感兴趣的读者可以Verilog-2001的标准文]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[Verilog-2001在线教程目录]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/22.html</link>
    <description><![CDATA[本书着重讲述Verilog-2001与Verilog-1995的区别，希望全面学习Verilog的读者请先学习Verilog在线教程。 1.Verilog-2001的由来 2.Verilog-2001的模块定义 3.Verilog-2001端口定义 4. Reg的定义 5.Verilog-2001的缺]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[15.Verilog-2001 Generate语句]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/18.html</link>
    <description><![CDATA[Verilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-else和case语]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[14.Verilog-2001常量函数]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/17.html</link>
    <description><![CDATA[Verilog的语法要求定义向量的宽度或数组大小时其值必须是一个确定的数字或一个常量表达式。比如： parameter WIDTH = 8; wire [WIDTH-1:0] data; 在Verilog-1995标准中，常量表达式只能是基于一些常]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[13.Verilog-2001向量部分选择]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/16.html</link>
    <description><![CDATA[在Verilog-1995中，可以选择向量的任一位输出，也可以选择向量的连续几位输出，不过此时连续几位的始末数值的index需要是常量。而在Verilog-2001中，可以用变量作为index，进行part select。]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[12.Verilog-2001多维数组]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/15.html</link>
    <description><![CDATA[Verilog-1995只允许一维数组，而Verilog-2001允许多维数组。 //1-dimensional array of 8-bit reg variables //(allowed in Verilog-1995 and Verilog-2001) reg [7:0] array1 [0:255]; wire [7:0] out1 = array1[address]; //3-dimensional]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[11. Verilog-2001算术移位操作]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/14.html</link>
    <description><![CDATA[Verilog-2001增加了算术移位操作，在Verilog-1995中只有逻辑移位操作。比如D的初始值为8b10100011，则： D 3 //logical shift yields 8'b00010100 D 3 //arithmetic shift yields 8'b11110100]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[10.Verilog-2001有符号运算]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/13.html</link>
    <description><![CDATA[在Verilog-1995中，integer数据类型为有符号类型，而reg和wire类型为无符号类型。而且integer大小固定，即为32位数据。在Verilog-2001中对符号运算进行了如下扩展。 Reg和wire变量可以定义为有符]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[9.Verilog-2001递归函数和任务]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/12.html</link>
    <description><![CDATA[在Verilog-2001中增加了一个新的关键字：automatic。该关键字可以让任务或函数在运行中从新调用该任务和函数。 function automatic [63:0] factorial; input [31:0] n; if (n == 1) factorial = 1; else factorial]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[8.Verilog-2001指数运算]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/11.html</link>
    <description><![CDATA[Verilog-2001中增加了指数运算操作，操作符为**。 always @(posedge clock) result = base ** exponent;]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[7.Verilog-2001组合逻辑敏感信号通配符]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/10.html</link>
    <description><![CDATA[在组合逻辑设计中，需要在敏感信号列表中包含所有组合逻辑输入信号，以免产生锁存器。在大型的组合逻辑中比较容易遗忘一些敏感信号，因此在Verilog-2001中可以使用@*包含所有的输]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[6. Verilog-2001使用逗号隔开敏感信号]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/9.html</link>
    <description><![CDATA[Verilog-2001中可以用逗号来代替or隔开敏感信号。 Verilog-1995: always @(a or b or c or d or sel) Verilog-2001： always @(a, b, c, d, sel)]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[5.Verilog-2001的缺省位扩展]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/8.html</link>
    <description><![CDATA[在Verilog-1995中，在不指定基数的情况下为大于32位的变量赋高阻值，只能使其低32位为高阻值，其他高位会被设置为0，此时需要指定基数值才能将高位赋值为高阻。]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[4. Reg的定义]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/7.html</link>
    <description><![CDATA[在Verilog-1995中定义和初始化reg需要两条语句，而在Verilog-2001中可以合成一条语句。 实例如下： Verilog-1995: reg clock; initial clk = 0; Verilog-2001: reg clock = 0;]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[3.Verilog-2001端口定义]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1217/6.html</link>
    <description><![CDATA[Verilog-2001允许更加灵活的端口定义方式，允许数据类型和端口方向同时定义，语法如下： port_direction data_type signed range port_name, port_name, ... ; 其中，signed是Verilog-2001的一个新增关键字，表]]></description>
    <pubDate>2009-12-17</pubDate>
    <category>Verilog-2001</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[2.Verilog-2001的模块定义]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1217/5.html</link>
    <description><![CDATA[相比于Verilog-1995，Verilog-2001允许更加灵活的模块定义方式，语法如下： module module_name #(parameter_declaration, parameter_declaration,... ) (port_declaration port_name, port_name,..., port_declaration port_name, po]]></description>
    <pubDate>2009-12-17</pubDate>
    <category>Verilog-2001</category>
    <author>admin</author>
    <comments>未知</comments>
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    <title><![CDATA[1.Verilog-2001的由来]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1217/3.html</link>
    <description><![CDATA[Verilog HDL （Verilog在线教程目录）虽然得到了广泛应用，但是人们在应用过程中也发现了Verilog的不少缺陷。在2001年，OVI(Open Verilog Initiative)向IEEE提交了一个改善了用户觉得原始的Verilog－]]></description>
    <pubDate>2009-12-17</pubDate>
    <category>Verilog-2001</category>
    <author>admin</author>
    <comments>未知</comments>
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