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<title>FPGA教程</title>
<link>http://www.fpgastudy.com/a/course/</link>
<description>FPGA教程</description>
<language>zh-cn</language>
<generator><![CDATA[Copyright &amp;copy; 2002-2009 DEDECMS. 织梦科技 版权所有]]></generator>
<webmaster>zjl_8574@126.com</webmaster>
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    <title><![CDATA[2.6 SystemC模块的数据成员]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/591.html</link>
    <description><![CDATA[SC_MODULE定义的模块本质上是一个结构体，如果不特别声明，其所有成员是公有的。 设计者可以声明内部变量来保存模块内部的数据。内部数据存储类型可以是任何合法的SystemC类型、C]]></description>
    <pubDate>2010-03-01</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
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    <title><![CDATA[2.5 C++析构函数]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/590.html</link>
    <description><![CDATA[析构函数一般只在需要释放内存的情况下才被使用，SystemC没有定义专门的宏来处理析构函数，析构函数还是按照传统的C++的模式来声明。析构函数仍然使用模块名加～符号标识。析构函]]></description>
    <pubDate>2010-03-01</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.4 SystemC-用SC_CTOR描述构造函数]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/589.html</link>
    <description><![CDATA[模块的一个基本组成部分就是它的构造函数，熟悉C++的读者对此并不陌生。模块的构造函数完成创建和初始化一个模块的最初工作，它在一个模块的实例被创建时就被执行。C++中的构造]]></description>
    <pubDate>2010-03-01</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.3 SystemC-用SC_MODULE定义模块]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/588.html</link>
    <description><![CDATA[模块是一个设计的最基本的单位，是完成一个特定功能的基本单元。比如一个存储器可以是一个模块，一个FIFO可以是一个模块，一个接口转换电路也可以是一个模块，整个设计就是顶层]]></description>
    <pubDate>2010-03-01</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.2 为什么要在设计中 include &amp;lt;systemc.h&amp;gt;]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/587.html</link>
    <description><![CDATA[为了顺利进行编译和链接，任何SystemC设计都必须包括合适的SystemC库定义的头文件。SystemC核心库包括2个最基本和重要的名字空间，一是sc_core，另外一个是sc_dt。sc_core是SystemC基本的内核]]></description>
    <pubDate>2010-03-01</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.1 从完整的SystemC实例开始]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/586.html</link>
    <description><![CDATA[一个SystemC双端口异步读写RAM实例： #ifndefRAM_DP_AR_AW #defineRAM_DP_AR_AW #includesystemc.h #defineDATA_WIDTH8 #defineADDR_WIDTH8 #defineRAM_DEPTH1ADDR_WIDTH SC_MODULE(ram_dp_ar_aw){ sc_insc_uintADDR_WIDTHaddress_0; sc_in bool]]></description>
    <pubDate>2010-03-01</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[SystemC在线教程目录]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/585.html</link>
    <description><![CDATA[1.1 SystemC的历史 1.2 SystemC的建模能力 1.3 SystemC的本质 1.4 不要忘记了SystemC是C++ 1.5 SystemC与SystemVerilog的比较？ 1.6 一个Hello,SystemC程序 1.7 Visual Studio 2008下如何编译SystemC？ 1.8 Linux下安装Sy]]></description>
    <pubDate>2010-02-25</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[1.8 Linux下安装SystemC]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/584.html</link>
    <description><![CDATA[有人喜欢在Linux底下玩SystemC么？安装其实很简单。 下载 下载systemC2.2其实很简单，到 www.systemC.org 网注册一下就可以下载到：systemc-2.2.05jun06.tgz，目前为止最新的文件。（我使用的是fe]]></description>
    <pubDate>2010-02-25</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[1.7 Visual Studio 2008下如何编译SystemC？]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/583.html</link>
    <description><![CDATA[一、编译SystemC库 1.下载SystemC library source code。 到 http://www.systemc.org 注册会员账号后，即可下载SystemC library soure code。 2. 以SystemC 2.2.0为例，下载后的文件名喂systemc-2.2.0.tgz，解压到C盘目]]></description>
    <pubDate>2010-02-25</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[1.6 一个Hello,SystemC程序]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/582.html</link>
    <description><![CDATA[在学习任何一种语言的时候我们都要学习Hello World程序，这里我们给出一个最简单的 SystemC 程序。其原代码如下： //hello.h #ifndef_HELLO_H #define_HELLO_H #includesystemc.h SC_MODULE(hello){ SC_CTOR(hell]]></description>
    <pubDate>2010-02-25</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[1.5 SystemC与SystemVerilog的比较？]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/581.html</link>
    <description><![CDATA[就 SystemC 和 SystemVerilog 这两种语言而言， SystemC 是C++在硬件支持方面的扩展，而 SystemVerilog 则继承了 Verilog，并对 Verilog 在面向对象和验证能力方面进行了扩展。这两种语言均支持诸如]]></description>
    <pubDate>2010-02-25</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[1.4 不要忘记了SystemC是C++]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/580.html</link>
    <description><![CDATA[学习和使用 SystemC 的时候不要忘记了 SystemC 是 C++ ，所有以前的 C++ 的东西都可以用。很多人学习了 SystemC ，觉得SystemC 非常不好用，最大的问题，就是忘记了使用基本的 C++ ，从基本的]]></description>
    <pubDate>2010-02-25</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[1.3 SystemC的本质]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/579.html</link>
    <description><![CDATA[SystemC是C++的一个硬件扩展库，继承和扩展了C++，这使得它可以建模不同抽象级别的包括软件和硬件的复杂电子系统，它既可以描述纯功能模型和系统体系结构，也可以描述软硬件的具体]]></description>
    <pubDate>2010-02-25</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[1.2 SystemC的建模能力]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/578.html</link>
    <description><![CDATA[关于SystemC的典型使用情况，有关数据表明，SystemC用户中的主要用于系统建模和Testbench（68%）、体系架构开发（68%）、事务处理级建模（56%）和硬件/软件协同仿真（56%）。SystemC不是最好]]></description>
    <pubDate>2010-02-25</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[1.1 SystemC的历史]]></title>
    <link>http://www.fpgastudy.com/a/course/SystemC/577.html</link>
    <description><![CDATA[1999年9月，微电子业内的一些一流的EDA公司、IP提供商、半导体制造商及系统和嵌入式软件设计公司在加利福尼亚州Saint Jose举行的嵌入式系统会议上，联合创建了开放SystemC创始会（OSC]]></description>
    <pubDate>2010-02-25</pubDate>
    <category>SystemC</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[3.1 Verilog HDL中的标识符]]></title>
    <link>http://www.fpgastudy.com/a/course/v/576.html</link>
    <description><![CDATA[Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的]]></description>
    <pubDate>2010-02-24</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.8 Verilog-设计模拟]]></title>
    <link>http://www.fpgastudy.com/a/course/v/575.html</link>
    <description><![CDATA[Verilog HDL不仅提供描述设计的能力，而且提供对激励、控制、存储响应和设计验证的建模能力。激励和控制可用初始化语句产生。验证运行过程中的响应可以作为变化时保存或作为选通]]></description>
    <pubDate>2010-02-24</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.7 Verilog-混合设计描述方式]]></title>
    <link>http://www.fpgastudy.com/a/course/v/574.html</link>
    <description><![CDATA[在模块中，结构的和行为的结构可以自由混合。也就是说，模块描述中可以包含实例化的门、模块实例化语句、连续赋值语句以及always语句和initial语句的混合。它们之间可以相互包含。]]></description>
    <pubDate>2010-02-24</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.6 Verilog的结构化描述形式]]></title>
    <link>http://www.fpgastudy.com/a/course/v/573.html</link>
    <description><![CDATA[在VerilogHDL中可使用如下方式描述结构: 1)内置门原语(在门级)； 2)开关级原语(在晶体管级)； 3)用户定义的原语(在门级)； 4)模块实例(创建层次结构)。 在这一实例中，模块包含门的实例]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.5 Verilog-always语句]]></title>
    <link>http://www.fpgastudy.com/a/course/v/572.html</link>
    <description><![CDATA[always语句总是循环执行,或者说此语句重复执行。 只有寄存器类型数据能够在这种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的初始化语句和always语句在0时刻并]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.4 Verilog-initial语句]]></title>
    <link>http://www.fpgastudy.com/a/course/v/571.html</link>
    <description><![CDATA[initial语句：在仿真中只执行一次，用于初始化变量，描述一次性行为，在仿真时刻0开始执行。 下面是initial语句的示例： `timescale1ns/1ns moduleTest(Pop,Pid); outputPop,Pid; regPop,Pid; initial begin]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.3 Verilog-assign语句]]></title>
    <link>http://www.fpgastudy.com/a/course/v/570.html</link>
    <description><![CDATA[本节讲述连续赋值语句。在连续赋值语句中，某个值被指派给线网变量。连续赋值语句的语法为: assign[delay] LHS _ net=RHS_expression; 右边表达式使用的操作数无论何时发生变化,右边表达式都]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.2 Verilog-时延]]></title>
    <link>http://www.fpgastudy.com/a/course/v/569.html</link>
    <description><![CDATA[Verilog HDL模型中的所有时延都根据时间单位定义。下面是带时延的连续赋值语句实例。 assign #2 Sum = A ^ B; # 2指2个时间单位。 使用编译指令将时间单位与物理时间相关联。这样的编译器指]]></description>
    <pubDate>2010-02-23</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[2.1 Verilog-模块]]></title>
    <link>http://www.fpgastudy.com/a/course/v/559.html</link>
    <description><![CDATA[模块是 Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据]]></description>
    <pubDate>2010-02-06</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>芯合科技</comments>
</item>
<item>
    <title><![CDATA[1.3 Verilog的主要描述能力]]></title>
    <link>http://www.fpgastudy.com/a/course/v/558.html</link>
    <description><![CDATA[Verilog 是最佳的寄存器传输级设计语言和门级描述语言，这是Verilog成功的根本。]]></description>
    <pubDate>2010-02-06</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[1.2 Verilog的历史]]></title>
    <link>http://www.fpgastudy.com/a/course/v/482.html</link>
    <description><![CDATA[Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个]]></description>
    <pubDate>2010-02-01</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>芯合FPGA学习网</comments>
</item>
<item>
    <title><![CDATA[1.1 什么是Verilog HDL?]]></title>
    <link>http://www.fpgastudy.com/a/course/v/481.html</link>
    <description><![CDATA[Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及]]></description>
    <pubDate>2010-02-01</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>芯合FPGA学习网</comments>
</item>
<item>
    <title><![CDATA[Verilog在线教程目录]]></title>
    <link>http://www.fpgastudy.com/a/course/v/480.html</link>
    <description><![CDATA[1.1 什么是Verilog HDL? 1.2 Verilog的历史 1.3 Verilog的主要描述能力 2.1 Verilog-模块 2.2 Verilog-时延 2.3 Verilog-assign语句 2.4 Verilog-initial语句 2.5 Verilog-always语句 2.6 Verilog的结构化描述形式 2.7 Verilo]]></description>
    <pubDate>2010-02-01</pubDate>
    <category>Verilog</category>
    <author>admin</author>
    <comments>芯合FPGA学习网</comments>
</item>
<item>
    <title><![CDATA[16.Verilog-2001的其他特性]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/23.html</link>
    <description><![CDATA[除上面讲的内容外，Verilog-2001还增加了其他一些有用特性如类似VHDL的Configuration功能、增强的SDF（Standard Delay File）支持、扩展的VCD文件、PLI增强等，感兴趣的读者可以Verilog-2001的标准文]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[Verilog-2001在线教程目录]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/22.html</link>
    <description><![CDATA[本书着重讲述Verilog-2001与Verilog-1995的区别，希望全面学习Verilog的读者请先学习Verilog在线教程。 1.Verilog-2001的由来 2.Verilog-2001的模块定义 3.Verilog-2001端口定义 4. Reg的定义 5.Verilog-2001的缺]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[15.Verilog-2001 Generate语句]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/18.html</link>
    <description><![CDATA[Verilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-else和case语]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[14.Verilog-2001常量函数]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/17.html</link>
    <description><![CDATA[Verilog的语法要求定义向量的宽度或数组大小时其值必须是一个确定的数字或一个常量表达式。比如： parameter WIDTH = 8; wire [WIDTH-1:0] data; 在Verilog-1995标准中，常量表达式只能是基于一些常]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[13.Verilog-2001向量部分选择]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/16.html</link>
    <description><![CDATA[在Verilog-1995中，可以选择向量的任一位输出，也可以选择向量的连续几位输出，不过此时连续几位的始末数值的index需要是常量。而在Verilog-2001中，可以用变量作为index，进行part select。]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[12.Verilog-2001多维数组]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/15.html</link>
    <description><![CDATA[Verilog-1995只允许一维数组，而Verilog-2001允许多维数组。 //1-dimensional array of 8-bit reg variables //(allowed in Verilog-1995 and Verilog-2001) reg [7:0] array1 [0:255]; wire [7:0] out1 = array1[address]; //3-dimensional]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[11. Verilog-2001算术移位操作]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/14.html</link>
    <description><![CDATA[Verilog-2001增加了算术移位操作，在Verilog-1995中只有逻辑移位操作。比如D的初始值为8b10100011，则： D 3 //logical shift yields 8'b00010100 D 3 //arithmetic shift yields 8'b11110100]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[10.Verilog-2001有符号运算]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/13.html</link>
    <description><![CDATA[在Verilog-1995中，integer数据类型为有符号类型，而reg和wire类型为无符号类型。而且integer大小固定，即为32位数据。在Verilog-2001中对符号运算进行了如下扩展。 Reg和wire变量可以定义为有符]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
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    <title><![CDATA[9.Verilog-2001递归函数和任务]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/12.html</link>
    <description><![CDATA[在Verilog-2001中增加了一个新的关键字：automatic。该关键字可以让任务或函数在运行中从新调用该任务和函数。 function automatic [63:0] factorial; input [31:0] n; if (n == 1) factorial = 1; else factorial]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
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    <title><![CDATA[8.Verilog-2001指数运算]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/11.html</link>
    <description><![CDATA[Verilog-2001中增加了指数运算操作，操作符为**。 always @(posedge clock) result = base ** exponent;]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
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    <title><![CDATA[7.Verilog-2001组合逻辑敏感信号通配符]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/10.html</link>
    <description><![CDATA[在组合逻辑设计中，需要在敏感信号列表中包含所有组合逻辑输入信号，以免产生锁存器。在大型的组合逻辑中比较容易遗忘一些敏感信号，因此在Verilog-2001中可以使用@*包含所有的输]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[6. Verilog-2001使用逗号隔开敏感信号]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/9.html</link>
    <description><![CDATA[Verilog-2001中可以用逗号来代替or隔开敏感信号。 Verilog-1995: always @(a or b or c or d or sel) Verilog-2001： always @(a, b, c, d, sel)]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[5.Verilog-2001的缺省位扩展]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/8.html</link>
    <description><![CDATA[在Verilog-1995中，在不指定基数的情况下为大于32位的变量赋高阻值，只能使其低32位为高阻值，其他高位会被设置为0，此时需要指定基数值才能将高位赋值为高阻。]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[4. Reg的定义]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1218/7.html</link>
    <description><![CDATA[在Verilog-1995中定义和初始化reg需要两条语句，而在Verilog-2001中可以合成一条语句。 实例如下： Verilog-1995: reg clock; initial clk = 0; Verilog-2001: reg clock = 0;]]></description>
    <pubDate>2009-12-18</pubDate>
    <category>Verilog-2001</category>
    <author>zjl</author>
    <comments>未知</comments>
</item>
<item>
    <title><![CDATA[3.Verilog-2001端口定义]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1217/6.html</link>
    <description><![CDATA[Verilog-2001允许更加灵活的端口定义方式，允许数据类型和端口方向同时定义，语法如下： port_direction data_type signed range port_name, port_name, ... ; 其中，signed是Verilog-2001的一个新增关键字，表]]></description>
    <pubDate>2009-12-17</pubDate>
    <category>Verilog-2001</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
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    <title><![CDATA[2.Verilog-2001的模块定义]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1217/5.html</link>
    <description><![CDATA[相比于Verilog-1995，Verilog-2001允许更加灵活的模块定义方式，语法如下： module module_name #(parameter_declaration, parameter_declaration,... ) (port_declaration port_name, port_name,..., port_declaration port_name, po]]></description>
    <pubDate>2009-12-17</pubDate>
    <category>Verilog-2001</category>
    <author>admin</author>
    <comments>未知</comments>
</item>
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    <title><![CDATA[1.Verilog-2001的由来]]></title>
    <link>http://www.fpgastudy.com/a/course/v2001/2009/1217/3.html</link>
    <description><![CDATA[Verilog HDL （Verilog在线教程目录）虽然得到了广泛应用，但是人们在应用过程中也发现了Verilog的不少缺陷。在2001年，OVI(Open Verilog Initiative)向IEEE提交了一个改善了用户觉得原始的Verilog－]]></description>
    <pubDate>2009-12-17</pubDate>
    <category>Verilog-2001</category>
    <author>admin</author>
    <comments>未知</comments>
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