使用环境：Quartus II 7.2 SP1 + DE2(Cyclone II EP2C35F627C6)
在Altera提供的SignalTap II的tutorial中，大都强调trigger的使用，并且观察的都是wire，可是在实务上，常需要观察的是reg，如以下一个很简单的计数器
Verilog
1 module SignalTapII_register(
2 CLOCK_50,
3 RESET_n
4 );
5
6 input CLOCK_50;
7 input RESET_n;
8
9 reg [31:0] counter;
10
11 always@(posedge CLOCK_50 or negedge RESET_n) begin
12 if (!RESET_n)
13 counter <= {32{1'b0}};
14 else
15 counter <= counter + 1;
16 end
17
18 endmodule
现在想用SignalTap II观察counter这个reg的值。
但很不幸的，在SignalTap II竟然看不到reg counter。
若选择Design Entry(all names)，是可以找到reg counter。
尝试将counter加进去后，用Quartus II重新编译，并执行SignalTap II，却发现counter值都是0，显然不合理。
我发现了一个方法，可以在SignalTap II显示reg值，若有人有更好的方法，欢迎告诉我。我们试着将Verilog改成如下所示
Verilog
1 /*
2 (C) OOMusou 2008 http://oomusou.cnblogs.com
3
4 Filename : SignalTapII_register.v
5 Compiler : Quartus II 7.2 SP1
6 Description : Demo how to debug reg in SignalTap II
7 Release : 03/15/2008 1.0
8 */
9
10 module SignalTapII_register(
11 CLOCK_50,
12 RESET_n,
13 oCounter
14 );
15
16 input CLOCK_50;
17 input RESET_n;
18 output [31:0] oCounter;
19
20 reg [31:0] counter;
21 assign oCounter = counter;
22
23 always@(posedge CLOCK_50 or negedge RESET_n) begin
24 if (!RESET_n)
25 counter <= {32{1'b0}};
26 else
27 counter <= counter + 1;
28 end
29
30 endmodule
和之前的程式的差异，在于我多了一个output oCounter，然后在21行将reg counter assign给oCounter，利用Quartus II重新编译后，再用SingnalTap II观察，发现多了reg counter。
将reg counter加入后，使用Quartus II重新编译，并执行SignalTap II观察之，就可观察到reg counter的讯号。
工具真的很重要，SignalTap II让我们可以观察wire和reg的讯号，这对debug非常重要。
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