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『Leaving target processor paused』是Nios II初学者常遇到的错误讯息，本文提出解决方法。...

Quartus II预设会将所有档案都放在project的根目录下，导致根目录档案过多，管理不便，若能将编译的结果统一放到其他目录下，将有助于日后管理。...

Quartus II内的SignalTap II是debug Verilog很好的工具，不过似乎有时无法显示reg的值，我发现一个小技巧可解决这个问题。...

Altera的EDA工具速度都很慢，本文提出一些具体的建议加速Altera工具。...

这里我们教大家使用ModelSim完成基本的HDL仿真。所应用的仿真代码是ModelSim自带的。...

Quartus II 8.0除了编译速度变快以外，还有一些改变，其中很明显的一个改变就是：“执行Programmer会另开一个新视窗”，您是否对这个改变不太习惯呢，该如何让Programmer如Quartus II 6.x、7.x那样开启...

写Verilog时，虽然每个module都会先用ModelSim或Quartus II自带的simulator仿真过，但真的将每个module合并时，一些不可预期的“run-time”问题可能才一一浮现，这时得靠SignalTap II来帮忙debug。...

初学者可能会遇到这样的问题，在Run As Nios II Hardware下方，看到Run As Nios II ModelSim就觉得很奇怪，Nios II明明是嵌入式系統，怎么能用ModelSim仿真呢?...

使用環境：Quartus II 7.2 SP3 + Nios II EDS 7.2 SP3 + DE2(Cyclone II EP2C35F627C6) Step 1： 加入所需的ip 只要加入 SRAM 即可，并不需要 TristateBridge 与 CFIFlash 。 由于 NiosII 只使用到 100MHz 的 clock ，并不需...

Quartus II的设定众多，下文仅介绍几种Quartus II的设定，仅供参考。...