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[Verilog-2001]
7.Verilog-2001组合逻辑敏感信号通配符
日期：2009-12-18 14:46:41
点击：161
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在组合逻辑设计中，需要在敏感信号列表中包含所有组合逻辑输入信号，以免产生锁存器。在大型的组合逻辑中比较容易遗忘一些敏感信号，因此在Verilog-2001中可以使用@*包含所有的输...
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[Verilog-2001]
6. Verilog-2001使用逗号隔开敏感信号
日期：2009-12-18 14:44:53
点击：109
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Verilog-2001中可以用逗号来代替or隔开敏感信号。 Verilog-1995: always @(a or b or c or d or sel) Verilog-2001： always @(a, b, c, d, sel)...
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[Verilog-2001]
5.Verilog-2001的缺省位扩展
日期：2009-12-18 14:39:25
点击：177
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在Verilog-1995中，在不指定基数的情况下为大于32位的变量赋高阻值，只能使其低32位为高阻值，其他高位会被设置为0，此时需要指定基数值才能将高位赋值为高阻。...
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[Verilog-2001]
4. Reg的定义
日期：2009-12-18 14:37:21
点击：264
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在Verilog-1995中定义和初始化reg需要两条语句，而在Verilog-2001中可以合成一条语句。 实例如下： Verilog-1995: reg clock; initial clk = 0; Verilog-2001: reg clock = 0;...
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[Verilog-2001]
3.Verilog-2001端口定义
日期：2009-12-17 21:46:17
点击：236
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Verilog-2001允许更加灵活的端口定义方式，允许数据类型和端口方向同时定义，语法如下： port_direction data_type signed range port_name, port_name, ... ; 其中，signed是Verilog-2001的一个新增关键字，表...
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[Verilog-2001]
2.Verilog-2001的模块定义
日期：2009-12-17 21:43:42
点击：267
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相比于Verilog-1995，Verilog-2001允许更加灵活的模块定义方式，语法如下： module module_name #(parameter_declaration, parameter_declaration,... ) (port_declaration port_name, port_name,..., port_declaration port_name, po...
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[Verilog-2001]
1.Verilog-2001的由来
日期：2009-12-17 21:14:49
点击：256
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Verilog HDL （Verilog在线教程目录）虽然得到了广泛应用，但是人们在应用过程中也发现了Verilog的不少缺陷。在2001年，OVI(Open Verilog Initiative)向IEEE提交了一个改善了用户觉得原始的Verilog－...
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