4. Reg的定义
时间:2009-12-18 14:37来源:未知 作者:zjl 点击:次
在Verilog-1995中定义和初始化reg需要两条语句，而在Verilog-2001中可以合成一条语句。 实例如下： Verilog-1995: reg clock; initial clk = 0; Verilog-2001: reg clock = 0;
在Verilog-1995中定义和初始化reg需要两条语句，而在Verilog-2001中可以合成一条语句。
实例如下：
Verilog-1995:
reg clock;
initial
clk = 0;
Verilog-2001:
reg clock = 0; (责任编辑：admin) |
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