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除上面讲的内容外，Verilog-2001还增加了其他一些有用特性如类似VHDL的Configuration功能、增强的SDF（Standard Delay File）支持、扩展的VCD文件、PLI增强等，感兴趣的读者可以Verilog-2001的标准文...

本书着重讲述Verilog-2001与Verilog-1995的区别，希望全面学习Verilog的读者请先学习Verilog在线教程。 1.Verilog-2001的由来 2.Verilog-2001的模块定义 3.Verilog-2001端口定义 4. Reg的定义 5.Verilog-2001的缺...

Verilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-else和case语...

Verilog的语法要求定义向量的宽度或数组大小时其值必须是一个确定的数字或一个常量表达式。比如： parameter WIDTH = 8; wire [WIDTH-1:0] data; 在Verilog-1995标准中，常量表达式只能是基于一些常...

在Verilog-1995中，可以选择向量的任一位输出，也可以选择向量的连续几位输出，不过此时连续几位的始末数值的index需要是常量。而在Verilog-2001中，可以用变量作为index，进行part select。...

Verilog-1995只允许一维数组，而Verilog-2001允许多维数组。 //1-dimensional array of 8-bit reg variables //(allowed in Verilog-1995 and Verilog-2001) reg [7:0] array1 [0:255]; wire [7:0] out1 = array1[address]; //3-dimensional...

Verilog-2001增加了算术移位操作，在Verilog-1995中只有逻辑移位操作。比如D的初始值为8b10100011，则： D 3 //logical shift yields 8'b00010100 D 3 //arithmetic shift yields 8'b11110100...

在Verilog-1995中，integer数据类型为有符号类型，而reg和wire类型为无符号类型。而且integer大小固定，即为32位数据。在Verilog-2001中对符号运算进行了如下扩展。 Reg和wire变量可以定义为有符...

在Verilog-2001中增加了一个新的关键字：automatic。该关键字可以让任务或函数在运行中从新调用该任务和函数。 function automatic [63:0] factorial; input [31:0] n; if (n == 1) factorial = 1; else factorial...

Verilog-2001中增加了指数运算操作，操作符为**。 always @(posedge clock) result = base ** exponent;...