FPGA_FPGA开发板_FPGA教程_FPGA学习_NIOS II-芯合FPGA学习网

      Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。此外，verilog提供了编程语言接口，通过该接口用户可以在模拟、验证期间从外部访问设计，包括模拟的具体控制和运行。
     Verilog 不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用 Verilog 仿真器进行验证。 Verilog 从C语言中继承了多种操作符和结构，所以从结构上看两者有很多相似之处。
     Verilog HDL是你在开发 FPGA 、ASIC 时使用的语言，跟开发软件使用 C语言一个道理。