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时间:2010-02-01 20:59来源:芯合FPGA学习网作者:admin 点击:次

1.1 什么是Verilog HDL? 1.2 Verilog的历史 1.3 Verilog的主要描述能力 2.1 Verilog-模块 2.2 Verilog-时延 2.3 Verilog-assign语句 2.4 Verilog-initial语句 2.5 Verilog-always语句 2.6 Verilog的结构化描述形式 2.7 Verilo

1.1 什么是Verilog HDL?
1.2 Verilog的历史
 1.3 Verilog的主要描述能力
 2.1 Verilog-模块
 2.2 Verilog-时延
 2.3 Verilog-assign语句
 2.4 Verilog-initial语句
 2.5 Verilog-always语句
 2.6 Verilog的结构化描述形式
 2.7 Verilog-混合设计描述方式
 2.8 Verilog-设计模拟
 3.1 Verilog HDL中的标识符

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