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Verilog HDL的最近一次更新是在2005年，即Verilog IEEE P1800-2005，也就是我们所说的SystemVerilog， 本书中除非特别说明，称IEEE P1800-2005为SystemVerilog，称Verilog 2001和Verilog 1995为传统Verilog，而合称SystemVerilog和传统Verilog为Verilog。

由于VHDL和Verilog 语言在系统验证时的局限性，各电子设计自动化公司纷纷推出了自己的验证语言，比如 Vera、e。然而SystemVerilog基本上综合了这些专业验证语言的优点，又有良好的与RTL级代码的兼容性，使得SystemVerilog 语言无论在RTL层还是在行为描述层与传统Verilog相比都有明显的优势。